VHDL. Аппаратная реализация алгоритмов решения комбинаторных задач на графах

Вот примерное понимание поставленной задачи:
Делаем две VHDL – модели, которые должны синтезироваться (вкладываться ) в ПЛ ИС . Синтез в системе Xilinx ISE.
Матрица смежности попадает в устройство за один таки (до 10 вершин) или за несколько тактов (N тактов для графа с N верши нами).
На вход устройства по дается как матрица смежности, так и номер вершины, для которой ищется минимальный цикл.
Если в процессе поиска цикла выяснится, что граф не связный, тогда на выходном полюсе будет 0. Этот специальный полюс будет говорить, что решения нет .
Если граф связный, ищем минимальный цикл к заданной вершине (с помощью известных алгоритмов).
Расстояния между вершинами условно одинаковое и не учитывается.
Получаем кратчайший путь к заданной вершине.