Схемотехника

Здравствуйте. Нужно выполнить 7 лабораторных работ по схемотехнике.

В новых ЛР нужно опираться на старые данные из прошлого семестра , так что прикрепляю и их тоже, они отмечены как "олд".

Везде был вариант 3

Методическое описание к новой контрольной работе:

Разработать проект на языке описания аппаратуры Verilog (или VHDL, если кто пожелает) по заданному схемотехническому прототипу. Способ проектирования - на основе структурного или поведенческого подхода - каждый обучающийся выбирает самостоятельно.

В качестве схемотехнического прототипа следует использховать схему, которая приведена в задании на контрольную работу, выполненную в прошлом семестре. (Не забываем, что ВСЕ необозначенные там буквами входы элементов должны быть подключены к VCC). И еще - не забывайте приводить в этом отчете заданную схему в описании задания!

Следует реализовать проект в Quartus и осуществить его моделирование. Также следует сравнить полученные результаты с результатами, полученными в прошлом семестре при реализации схемы в графическом формате (величины задержки между поступлением входных воздействий и реакцией схемы, затраченные ресурсы ПЛИС).