Исследование мультиплексора и сумматора

ИССЛЕДОВАНИЕ МУЛЬТИПЛЕКСОРА И СУММАТОРА
Целью работы является изучение принципов построения схем мультиплексора и сумматора параллельного действия.
Мультиплексор
Мультиплексором называют устройство, позволяющее подключаться к выходам различных устройств и передавать с них данные в одну выходную цепь и дальше на нужные устройства. Например, если нужно сложить числа, имеющиеся на выходах двух регистров, то следует обеспечить подключение выходов этих регистров к входам сумматора для выполнения данной операции. В другой раз на входы сумматора нужно подавать информацию со счетчиков.
Если между числом информационных входов n и числом адресных входов k действует соотношение n = 2k, то такой мультиплексор называют полным.
Если n < 2k, то мультиплексор называют неполным.
Простейшим примером полного мультиплексора является мультиплексор на два информационных входа (двухканальный), условное изображение которого представлено на рис. 1.
Рис. 1. Условное изображение двухканального мультиплексора
Данный мультиплексор имеет один адресный вход А и два информационных входа
Х1, Х2.
При А = 0 Y = Х1
При A = 1 Y = X2
Таким образом такой мультиплексор передает сигналы Х1 или Х2 на выход Y в
зависимости от кода адреса А. Работу этого мультиплексора можно описать таблицей истинности (Таблица 1).
Таблица 1
А Х1 Х2 У 0000 0010 0101 0111

1000 1011 1100 1111
По таблице истинности можно составить логическое выражение мультиплексора.
Y?A?X1?X2 ?A?X1?X2 ?A?X1?X2 ?A?X1?X2 ?
?AX1(X2 ?X2 )?AX2(X1 ?X1 )?AX1 ?AX2
По полученному логическому выражению можно построить схему мультиплексора
представленную на рис. 2.
Рис. 2 Синтезированная схема двухканального мультиплексора
Сумматор
Сумматором называется узел цифрового вычислительного устройства, выполняющий суммирование чисел. При сложении двух многоразрядных чисел независимо от системы счисления в каждом разряде производится сложение трех цифр: цифры рассматриваемого разряда первого слагаемого, цифры рассматриваемого разряда второго слагаемого и цифры переноса из соседнего с рассматриваемым младшего разряда. При сложении каждого разряда многоразрядных чисел получается значение суммы для рассматриваемого разряда и единица переноса в следующий, старший по отношению к рассматриваемому разряду, если она возникает.
Из сказанного выше следует, что многоразрядный сумматор должен состоять из соединенных определенным образом одноразрядных сумматоров.
Одноразрядный двоичный сумматор представляет собой логическую схему, имеющую три входа и два выхода. На входы поступают цифры рассматриваемого разряда двух слагаемых аi и bi и единица переноса из соседнего младшего разряда Рi-1, а на выходах получаются цифра суммы Si и цифра переноса в следующий разряд Рi. Логика работы одноразрядного двоичного сумматора поясняется таблицей 2.
Таблица 2
Ai Bi Pi-1 Si Pi 00000 01010

10010 11001 00110 01101 10101 11111
Одноразрядный двоичный сумматор может быть построен на основе двух полусумматоров HA (схем сложения по модулю 2).
Полусумматор реализует сложение двух двоичных цифр без учета переноса из соседнего младшего разряда. Схема полусумматора представлена на рис 3.
Рис.3 Схема полусумматора
Схема полного сумматора собирается из последовательно соединенных схем двух
полусумматоров. Схема полного сумматора представлена на рис. 4.
Рис.4 Схема полного сумматора
Особенность данных сумматоров в том, что выходные сигналы каждой схемы определяются в любой момент комбинацией входных сигналов, поданных одновременно на ее входы. Снятие сигналов приводит к исчезновению выходных сигналов. Такие сумматоры называют комбинационными сумматорами. Результат сложения в комбинационных сумматорах обычно запоминается в отдельных триггерных регистрах.
На основе одноразрядных строят многоразрядные сумматоры. Наибольшее распространение получили сумматоры параллельного действия. В параллельном сумматоре все разряды чисел обоих слагаемых одновременно подаются на входы одноразрядных сумматоров, в которых образуются разрядные суммы и переносы.

В работе предлагается исследовать работу параллельного трехразрядного сумматора с последовательным переносом, схема которого представлена на рис. 4.
Рис. 5 Схема параллельного трехразрядного сумматора с последовательным переносом
В данной схеме бит переноса из старшего разряда сумматора становится старшим разрядом суммы.
Задание 1
Синтезировать схему четырехканального мультиплексора (4 х 1) и исследовать его работу. Для синтеза использовать Логический