Разработка сумматора для ПЛИС Xilinx

Разработать VHDL-код схемы сумматора целых чисел со знаком c аккумулятором, с выводом результата на семисегментные индикаторы. Использовать уже разработанные на практических занятиях схему сумматора и схему дешифратора из двоичного кода в семисегментный и и схему регистра с асинхронным сбросом.

Необходимо выполнить в среде Xilinx ISE webpack 14.7, приложить ucf-файлы